3DROM时代，这个问题要重视

了克服因积亦非投影(aggressive scaling)而避免生产线线里端(MEOL)和后道传统工艺(BEOL)数据库交换急电感率和可靠普遍性的更为重要和先行情况，该行业加快步伐在高科技和新传统工艺特别寻求打破。

绘出1.MOSFET里的寄生RCoC

简而言之，二亦非管投影亦会产氧化效率，特别是在是在模拟器、亦非低速 IO 或 RF 急电感器特别。其设计效率和工业用效率使动手单片 SoC 的效率降低。通过多个小中央处置器的元件定制来顺利完成中央处置器氧化是自然地轨迹(the natural path）。

由于3D-IC的优势，主要处置器其设计供应商现今正朝着 3D 中央处置器定制的路径的发展。3D-IC转用程度两者之间连和纵向堆的形式，通过两者之间同传统工艺和元件技术开发在较小中央处置器上工业用的近似值内部、核宇宙学、存储器、缓存、IO、继急电器监管机能(function)可以像乐亦非低白板一样零碎在两人。每个机能都针对可用、普遍耐用性和总较宽顺利完成了简化。我们刚刚迈入通用小中央处置器适配器和 3D 定制流程(flow)。短期内，专有高效率依然风靡。

可以预见，两者之间同于MOSFET的技术创新开发将迅速出现。例如，隧道 FET (TFET) 或急电感式 RAM (RRAM) 等技术创新开发则会共存或替代现有 DRAM，以降低功耗和销毁。技术开发迁移亦会转用进化轨迹(evolutionary path)演变成另一种可用、冷、延时或投影效率颇为亦非低的技术开发，而不亦会突然重新加入近现代上颇为急于的 MOSFET 技术开发。3D-IC加速了RRAM、TFET、高分三子、光三子学等技术创新开发的转用。

3D-IC 定制的主要优势是颇为好的数据库交换能效，增加采访时间延迟。3D堆无需实着增加块间接入英哩。在近似值内部靠近捡于颇为多存储器可以让 CPU 提亦非低普遍耐用性，因为总接入较宽增加了，存储器采访延时和时间延迟也因此大大提亦非低。例如，片外存储器采访能量有约为 10+pJ/bit，采访时间延迟有约为 100ns。由于颇为亦非低的元件内(in-package)数据库延时，时间延迟降低了。

3D 定制技术开发里有一些成分(ingredients) 可以在各种运用里排列过渡到各种各样的 2.5D 或 3D 本体。更为重要在于说，这些技术开发举例来说可以分为两类：一是纵向两者之间连，例如晶片上中央处置器、晶片上晶片，常用 uBump、基团合或绝缘/硅通孔 (TIV/TSV) 将两个两者之间同的中央处置器两者之间连在两人。程度两者之间连依靠通过封装或里介层的接入来两者之间连两个中央处置器。两者之间同的产品线转用有机里介层、硅里介层、硅桥、RDL（再一接入层）over Molding或都是由路线等各种接入介质(wiring media)。更为重要其设计选择心理因素是能量密度、损、串扰、效率和可工业用普遍性。里介层介急电常数、凸块较宽/规格、线宽/较宽和 TIV/TSV 圆形/亦非低度亦会受到影响数据库交换能量密度和急电气普遍耐用性。有机内插器（organic interposer）可克服情况颇为亦非低的延时。种三子系统内插器（active interposer）则会亦会为普遍耐用性提供者额外的诱因。

III.亦非低功耗中央处置器到中央处置器数据库交换的其设计

在这里，我们专注于中央处置器到中央处置器 (D2D) 数据库交换技术开发，以快速反应中央处置器间通信的更为重要时刻。D2D 数据库交换其设计有 3 个主要的 FOM（品质因数）：线（或总较宽）延时能量密度、能盛效率和时间延迟。对于纵向 D2D 两者之间连急电感器，目前线延时能量密度(shoreline bandwidth density)>1Tbps/mm，并且还在不断增加。延时能量密度最终受限于中央处置器拓扑学形状的宇宙学有约束（例如线宽度和凸块较宽），以及入口接在损和串扰促使的普遍耐用性有约束。在程度情况，我们的目标是 1.2-2.0 毫米的入口适用范围。颇为少的其余部分适用范围是则会的（例如：颇为亦非低的数据库急电导率、入口均衡、种三子系统内插器(active interposer)或缺失样品和不对），但代价是颇为亦非低的延时能量密度、颇为少的处置时间延迟或颇为亦非低的可用 。对于纵向 D2D 两者之间连急电感器，F2F 数据库交换的 D2D 数据库交换较宽几乎可以忽略不计，而 F2B 数据库交换的 D2D 数据库交换较宽则亦非低于 100um。下面我们展示了针对程度定制和纵向定制两者之间应的两个 D2D 适配器的其设计，同时选择了上述三个 D2D 数据库交换 FOM。

程度 D2D 数据库交换：绘出 2（左边）是并行 PHY 适配器的亦非低级急电感器指令集，在 TSMC 的 N7/N5/N3 传统工艺里克服情况了发帖转轴，作为大力支持程度 D2D 两者之间连的典范 IP。该其设计以前是通过N7的的测试中央处置器克服情况的。该三子系统之前过再一指令集，以提亦非低顾客的能盛效率和线延时能量密度(shoreline bandwidth density)。硅里介层(silicon interposer)上大力支持的最大入口较宽可将近 2mm。前提短剧称做入口，由1个公共入口和4会分入口组合成。公共入口最主要共享机能，例如转轴氧化成、概要氧化成和适配器用法校准(driver implication calibration)。每会分入口有 40 个 Tx 入口(lane)和 40 个 Rx 入口，以及一个转轴短剧。PHY 大力支持 2.8-8Gbps 的数据库急电导率。这使得每个入口每个路径的最大总数据库延时为 1280 Gbps。每会分入口里的分块有两个额外的入口(lane)。如果在 Tx 和 Rx 路由对密切关系的任何以外发生工业用缺失，则可以启动时分块入口来翻修缺失。为防止则会的费用，每 20 个入口里只有 1 个缺失是可翻修的。可以代替不可翻修的三子入口或入口，但同时要将外降级大力支持亦非少的数据库延时。转轴短剧在一会分入口里的 40 个 Rx 和 40 个 Tx 数据库入口密切关系共享。在转轴短剧里，在 Tx 转轴轨迹和 Rx 转轴轨迹里分别有一个 DCC（增益校正）急电感器曾随一个去转轴连通(deskew loop)。发送到去转轴连通(transmit deskew loop)用动手将 SoC 转轴外延与PHY 转轴外延明确，发送到到去转轴连通用动手将采样转轴与发送到到数据库眼绘出里心明确。绘出 2（左边）是两个小中央处置器密切关系 D2D 适配器的宇宙学克服情况，有 3 种则会的三子系统设计（4+1、2+1 和 1+1）。首选常用情况是 4+1（4 会分入口和 1 个公共入口），这是最高效率的，但也大力支持 2+1 和 1+1 以依赖于对数据库延时供给不太亦非低的运用。凸块较宽为 40 微米。本质上，每个 Tx 或 Rx 急电感器可以集中于一个凸块正上方的外区外延。凸块正上方的其余区外延用动手转轴均等或去自由急电三子线圈。PHY 的继急电器从中间（绘出 2 左边绘出简述的上方和底部）提供者。用来大力支持制程级 KGD（仅有亦非佳中央处置器）的测试期间核酸卡(probe card)的核酸垫(probe-pad)颇为大。每列有 12 个频谱凸块，每个凸块列车运行速度快亦非低将近 8Gbps。都是用动手边带握手(side bands handshaking)、入口分块的一些凸起，每个入口克服情况的线延时能量密度(shoreline bandwidth density)为 1.78Tbps/mm，能效为 0.36pJ/bit，总较宽为 1440x1010um²。

绘出 2. 程度 D2D 数据库交换

（左边：急电感器指令集，左边：入口六边形绘出）

纵向 D2D 数据库交换：各种 3D 中央处置器拓扑是则会的。绘出3实示了先进3D 定制里的多层中央处置器堆场景。外观上（接入较宽、基团合较宽和 TSV 圆形）显得颇为精细和小。本其设计里太阳眼镜较宽为9um。由于增加了 D2D 数据库交换较宽 ( 绘出 3. 纵向中央处置器堆

绘出 4. 纵向中央处置器到中央处置器数据库交换

（左边：急电感器指令集，左边：入口六边形绘出）

IV.急电感器其设计和普遍耐用性简化

绘出 5 是 Rx、Tx急电感器和 Rx 概要氧化成急电感器。Rx 常用基于传统意义感应微小器的一连串器顺利完成数据库采集，概要急电感可通过 7 位急电流 DAC 顺利完成可调。Tx 适配器是亦非低压摆幅 NMOS 适配器，VDDQ 亦非低至 0.3Volt，以降低适配器可用和串扰。

绘出 5. Rx 和 Tx 的急电感器克服情况

绘出 6 实示了去转轴连通(deskew loop)，它由一个用动手 8 两者之间转轴氧化成的 DLL（时间延迟意味著连通）和一个用动手转轴载波两者之间应的 PI（载波内插器）组合成。DLL 从用动手 Tx 的 ADPLL 获取其可用转轴，并从 Rx_DQS(来自其他中央处置器的发帖转轴)获取可用转轴，。来自 DLL 的 8 两者之间转轴馈入 CMOS PI。PI 转轴均等给 Tx（或 Rx）的转轴树根，转轴树根的端点也反馈到 PI 遏制急电路里的 PD，强行转轴端点与转轴 Φx 载波对齐。发送到去转轴 DLL 的 Φx 来自 SoC 转轴外延，它则会来自 PHY 里的 ADPLL 或来自 SoC 里的两者之间同 PLL。发送到到去歪斜连通的 Φx 来自 8 两者之间转轴发生器的 Φ2，以创建与 Rx_DQS 的 90 度两者之间移，从而无需发送到到转轴与 Rx 数据库眼绘出里心对齐。PI 和 DLL 连通线性以位数方式将克服情况。

绘出 6. 去转轴连通(Deskew Loop)

较强时间延迟 T（T 是 DLL 可用转轴周期时间）的时间延迟急电容的Hz响应可以同上示为 exp(-Ts)。绘出 7 (a) 是一个线普遍性化的 DLL，其里指明实示了时间延迟急电容。从谐波路由的角度来看，DLL 是可用转轴谐波的急电化线性，在 DLL 延时靠近有较轻的颤动微小。在绘出 7 (b) 里，我们提供者了一个颇为详述的 8 两者之间 DLL 数学方法，其里时间延迟急电容及其遏制频级分为 8 段。这颇为精准地建模了基本颤动Hz响应。绘出 7 (c) 是 PI 遏制急电路。可以两者之间应地深入研究基本颤动Hz响应。绘出 8（左边）实示了 8 个可用载波vs DLL 可用载波的颤动Hz响应。绘出 8（左边）实示了 DLL + PI Hz响应的基本颤动发送至，取决于所选的 DLL 载波（Φ1...Φ8）。很明实，去转轴连通亦会微小颤动，从而避免发帖转轴三子系统里的颤动尾随不明晰。理想情况，如果我们忽略时间延迟要素（即 exp(-Ts) = 1），则去歪斜连通是一个急电化线性。因此，到去转轴连通可用的发帖转轴颤动（最主要随机颤动和继急电器颤动）将实际上由数据库发送到到器端的数据库轨迹上的颤动尾随，正如发帖转轴指令集所期望的那样。则有，DLL 和 PI 本身也亦会导致谐波，但谐波可以忽略不计，因为反两者之间器缓冲区的深仅为有约 10 个反两者之间器深。DLL 时间延迟线的继急电器谐波由 DLL 亦非低通，由 PI 连通亦非低通。如果 DLL 和 PI 连通密切关系存在延时失准，则 DLL 时间延迟线上的一些继急电器谐波频谱则会亦会销毁到 PI 可用。PI 的继急电器谐波通过亦非低通到可用端。颤动受到影响是两者之间似的。基于上述深入研究，转轴颤动、PVT 转轴和继急电器降低将主要由去转轴连通尾随。残部颤动，最主要颤动微小外、DLL 和 PI 自身导致的 Dj 和 Rj，以及转轴和数据库轨迹不也就是说避免的 Dj，亦会侵蚀眼绘出回授，是三子系统预算的一外，通过行为仿真建模。

绘出 7. 线普遍性数学方法 (a) 传统意义 DLL (b) 较强时间延迟急电容的 8 两者之间 DLL 数学方法 (c) PI 连通线普遍性数学方法

绘出 8. 去转轴连通的颤动路由（左边：从 DLL 转轴可用到 8 两者之间可用的颤动，左边：基本去转轴连通颤动路由）

继急电器均等在线对继急电器明晰普遍性很重要。必须尽量增加急电感器板、封装、里介层和中央处置器上继急电器在线的 IR 急电容。在上急电/情况情况严重和继急电器监管期间，板载、元件、接在器上(on-interposer)和/或片上去自由急电三子线圈是抑制作用急电感纹波所需要的。绘出 9 实示了程度裸片到裸片数据库交换的急电力三子系统在线普遍耐用性，较强各种去自由急电三子线圈选项：无去自由急电三子线圈、带有 TDC（上方裸片线圈）、eDTC（嵌入式深沟槽线圈器）或 TDC 和 eDTC 的混搭。前提上，最主要片上 MOSCAP 和 MOM（镓合金）线圈的 TDC 对亦非低频谐波最有效。另一特别，eDTC 的线圈能量密度大有约比 MOM（镓合金）线圈亦非低 30 倍，但由于颇为亦非低的 ESR（有效联结急电感），则会不较强亦非佳的亦非低频特普遍性。为了克服情况 20mVpp 的目标急电感谐波，eDTC 在此特定其设计里效率最亦非低。这让常用亦非少的片上decap来增加 PHY总较宽视作则会。值得注意的是，如果常用的片上去自由急电三子线圈不足以，则通过片上 P/G 在线的动态 IR 急电容则会亦会缓和串扰。绘出里未实示的 MIM（合金绝缘体合金）也是不错的decap选择。其线圈能量密度是 MOM 线圈的 3 倍至 10 倍，ESR 位于 TDC 和 eDTC 密切关系。

绘出 9. 两者之间同去自由急电三子线圈的可用路由特普遍性和继急电器谐波

入口简化是 3D-IC DTCO（其设计和技术开发来顺利完成简化）的一外。用动手程度 D2D 数据库交换的元件（其设计 1 绘出 10）较强亦非低将近 11mVrms ICN（定制串扰谐波），FEXT/NEXT 为 -27dB，尽管里介层里有继急电器/接地封禁，如剖面绘出简述绘出 10。这不是 8Gbps 数据库急电导率的情况。然而，为了将线延时能量密度(shoreline bandwidth density)提亦非低到 16Gbps 或 32Gbps（眼亦非低和眼宽显得驱动器），都能增加串扰谐波。绘出 11 实示了 Design2。附加继急电器/接地封禁凸块可将串扰增加 8dB 以上。随着我们增加每入口数据库急电导率，线延时能量密度(shoreline bandwidth density)将增加，我们都能在 28Gbps 入口急电导率下克服情况 7Tbps/mm 的值得注意延时能量密度（绘出 12）。然而，由于接在损和串扰恶化，亦非低入口急电导率 (32Gbps) 下的延时能量密度显得颇为差。在颇为亦非低的数据库急电导率下，我们必须增加入口(lane)深，这亦会降低线集装箱(shoreline throughput)。

绘出 10. D2D 数据库交换串扰增加（凸块顶视绘出和里介层剖面绘出）

绘出 11. 串扰和接在损

绘出 12.线集装箱(Shoreline throughput)

由于较宽小（程度数据库交换为 40um，纵向数据库交换为 9um），因此无法直接探测中央处置器到中央处置器数据库交换。内置自检急电感器是核对急电感器运动速度的必备工具，最主要良率审核和列车运行回授。绘出 13 实示了 8Gbps 数据库交换的基于误码率的眼绘出扫瞄。在与其他小中央处置器定制之前用动手审核 KGD（仅有亦非佳中央处置器）的制程级的测试，以及用动手审核 KGS（仅有亦非佳三子系统）的元件急电三子装置的测试是用动手硅后检验的 DFT 典范设施的一外。来自 KGD/GDS 的毕竟的零件通过前面说明的分块入口顺利完成翻修。

绘出 13.片内眼裕量的测试(On die eye margin test)（在 VDD=0.75 和 VDDQ=0.3 时量度）

V.研讨与结论

绘出14是程度数据库交换和纵向数据库交换的中央处置器实微绘出。8Gbps 版本是法理 IP 检验工具里较强生产线经济效益的其设计（值得注意其里的的测试中央处置器），主要非议继急电器和频谱明晰普遍性以及入口其设计来顺利完成简化。纵向 D2D 数据库交换其设计用动手繁复的 3D 堆，用动手 3D 元件和传统工艺 DTCO。

绘出 14. 中央处置器到中央处置器数据库交换的实微照片

（左边：程度，左边：纵向）

绘出 15 是上述 8Gbps 程度 D2D 数据库交换的制程级 KGD 的测试的急电感和Hz schmoo 绘出。最初，都能将 Vcc_mim 提亦非低到 0.82Volt 才能无缺失。这是由核酸卡针上的继急电器降低和 IR 降低以及之下继急电器降低（仅受到影响的测试逻辑）致使的急电感纹波的深层次。当数据库路由活动被排序一连串时，Vcc_mim 降低到 0.7V。通过两者之间应采样转轴位置，可以在 Vcc_min 为 0.64V时有利于提亦非低裕量。实验室深入研究同上明，核酸的 IR 急电容亦会消耗 30mV 的急电感回授。对 16Gbps 纵向 D2D 数据库交换顺利完成了两者之间似的裕量的测试（绘出 16）。

绘出 15. 急电感和Hz Schmoo 绘出 (8Gbps)

绘出 16. 急电感和Hz Schmoo 绘出 (16Gbps)

如果 PDN 在线不健壮(robust)，供应降低则会是一个情况严重的普遍耐用性情况，如此前 shmoo 绘出里的乘数伤亡简述。绘出 17 实示了主急电感外延上的量度急电流迅速增高并稳定地将近到稳定状态，不会明实的扰动。

绘出 17. 入口交错通过排序启动时数据库入口来增加急电感纹波

在我们的克服情况里，我们对发送到数据库适配器常用去转轴气化来防止额外的 Tx FIFO 时间延迟。我们都能克服情况 4ns 的总路由时间延迟。除非我们同步两个数据库交换小中央处置器的转轴外延，否则我们无法防止 Rx FIFO。其他类型的转轴指令集可用动手成比例转轴/数据库轨迹失配，同时增加歪斜和颤动受到影响。

如上所述，纵向中央处置器到中央处置器数据库交换受制于凸块无需，两者之间同于程度中央处置器到中央处置器数据库交换。随着制程基团合技术开发向颇为松散的基团合较宽的发展，颇为恰当的数据库交换拓扑则会比第 III 节里介绍的指令集显得高效率和较强颇为亦非低时间延迟。通过颇为松散的基团合较宽和颇为小的基团合线圈，每条入口(lane)的数据库急电导率可以降低到 2Gbps 或颇为亦非低，从而无需对中央处置器到中央处置器交叠急电感器常用恰当的反两者之间器驱动器，而转轴外延交叠则常用常规一连串器。可以扫除最主要转轴短剧和去转轴连通在内的所有费用。依然都能降低额定值的 ESD 本体。、尽管每条入口的数据库急电导率较亦非低，但由于颇为亦非低的基团能量密度，可以克服情况颇为亦非低的总较宽延时能量密度和颇为好的能盛效率。在适当的连续性预算和横跨中央处置器连续性仿真的帮助下，整个 PHY 适配器可以由 CAD 工具自动处置。绘出 18 实示了愿景 3DIC 数据库交换的现状。常用的品质因数是延时/能量效率比。串行 IO 将其余部分 2.5D 数据库交换，入口可将近有约 2mm。当凸块较宽有约为 25um 时，串行 IO 有利于纵向中央处置器堆方案。通过减少较宽和入口适用范围 (~100um)，位数 Lite-IO（即 CMOS 反两者之间器）克服情况了 100 倍的延时/能效比。

绘出 18. 3DIC 数据库交换的现状

总之，我们提议了 3DIC 时代的其设计更为重要时刻。CMOS 投影正在相近其宇宙学瞬时。3D-IC 是一种使近似值三子系统都能氧化为两者之间同技术开发节点里的许多小中央处置器的使能技术开发，并且由于增加了数据库交换英哩和增加了数据库交换延时，还提供者了颇为好的可用、普遍耐用性、总较宽和效率特别的诱因。我们展示了两种用动手程度和纵向 D2D 定制的数据库交换技术开发，较强世界一流的能效和延时能量密度。我们展示了程度 D2D 数据库交换的值得注意延时能量密度可以将近到 7Tbps/mm。纵向 D2D 数据库交换的延时能量密度将随着基团距的增加而一直增长。

与现有技术开发状态的颇为如同上 1 简述。

同上1. 普遍耐用性颇为

作者

Shenggao Li, Mu-shan Lin, Wei-Chih Chen, Chien-Chun Tsai, Cheng-Hsiang Hsieh

TSMC Inc.

。

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